设计流程基础.docx

《设计流程基础.docx》由会员分享，可在线阅读，更多相关《设计流程基础.docx（26页珍藏版）》请在优知文库上搜索。

1、第2章Quartus11应用向导QuartusIT是Altera企业的综合性PLD开发软件，支持原理图、VHDL、VeriIOgHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式，内嵌自有rJ综合器以及仿真器，可以完毕从设计输入到硬件配置的完整PLD设计流程。QuartusII可以在XP、LinUX以及UniX上使用，除了可以使用TCl脚本完毕设计流程外，提供了完善H勺顾客图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusII支持AIteraRIP核，包括了LPM/MegaFunction宏功能模块库，使

2、顾客可以充足运用成熟口勺模块，简化了设计的复杂性、加紧了设计速度。对第三方EDA工具的良好支持也使顾客可以在设计流程日勺各个阶段使用熟悉的第三放EDA工具。此外，QUartUSII通过和DSPBUiIder工具与MatIab/Siniulink相结合，可以以便地实现多种DSP应用系统；支持AItera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。MaxplusII作为Altera的上一代PLD设计软件，由于其杰出於J易用性而得到了广泛的应用。目前AItera已经停止了对MaXPlUSll的更新支持，QUartUSn与之相比不仅仅是

3、支持器件类型肚!丰富和图形界面KJ变化。Altera在QuartusIl中包括了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便日勺使用措施。AlteraQuartusII作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者、J欢迎。Altera的QuartusII可编程逻辑软件属于第四代PLD开发平台。该平台支持一种工作组环境下的设计规定，其中包括支持基于Internet於J协作设计。Quartus平台与CadenceExe

4、inplarLogicNMentorGraphicsSynoPSyS和SynPIiCity等EDA供应商的开发工具相兼容。改善了软件勺LOgiCLOCk模块设计功能，增添了FaStFit编译选项，推进了网络编辑性能，并且提高了调试能力。支持MAX7000/MAX3000等乘积项器件2.1 基本设计流程本节以十进制计数器为例，通过实现流程，详细简介QUartUSII的重要功能和使用措施建立工作库文献和编辑设计文献任何一项设计都是一项工程（Project）,都必须首先为此工程建立一种放置与此工程有关的所有设计文献的文献夹。此文献夹将被EDA软件默认为工作库（WorkLibrary）。一般，不一样的

5、设计项目最佳放在不一样的文献夹中，而同一工程H勺所有文献都必须放在同一文献夹中。在建立了文献夹后就可以将设计文献通过QuartusII的文本编辑器编辑并存盘。（注意不要将文献夹设在计算机已经有的安装目录中，更不要将工程文献直接放在安装目录中）（1）新建一种文献夹。这里假设本项设计的文献夹取名为jsq,在E盘中，途径为E:jsq。注意，文献夹名不能用中文，也最佳不要用数字。（2）输入源程序。打开计算机桌面上Qiiartu II7.(32-Bit)麦，选择菜单FilefNeW,出现如图2. L 1所示会面，在NeW窗口DeviceDesignFiles中选择编译文献的语言类型，这里选择VHDLFi

6、Ie,选好后用鼠标左键单击OK按钮，出现源程序输入窗口如图2.1.2所示（以十进制为例）。MeDeviceDesignFilesOtherFilesAHDLFileBlockDiagramZSchematicFileEDIFFileSOPCBuilderSystemVeribgHDLFileVHDLFIleOKICancel图2.1.1选择编译文献的语言类型StatusModuleIPrOg%ITioe0I星国M(t三z4曷1.IBRARYIEEE;USEIEEE.STD-LIC1164.ALL；USE:EEEE.STD二LoGlC二UNSIGNED.ALL；ENTITYCNTllSPORT(

7、CLKzRSTzEN：INSTD_LOGIC；CQ：OuT-STDeLOGICeVECTOR(3DOWNTOO)；COUT:OUTSTD-LOGIC);ENDCNTlO;ARCHITECTUREbehavOFCNTlOISBEGINPROCESS(CLKzRSTzEN)VARIABLECQI:STD_LOGIC_VECTOR(3DOUNTOO)；BEGINIFRST-1I1THENCQI：-(OTHERS-,0,)；一计数器异步复位ELSIFCLK,EVENTANDCLK-11,THEN一检测B钟上升沿IFENNylTHEN一检测是否允评计姓(同步使IFCQI,0,);一大干9,计数值清零EN

8、DIF；ENDIF;ENDIF;IFCQI三9THENCOUT,1,；一计数大于9,输出进位作VJl多|SySlenIXP(esshgjExbalnfoWoWarningChticdIWarningEirocSupfxessed/IMessage：Jfcj.icTHENCQI:=(OTHERS=O);一计数器异步复位ELSIFCLK,EVENTANDCLK=TTHEN一检测时钟上升沿IFEN=,1,THEN一检测与否容许计数(同步使能)IFCQI,0,);一不小于9,计数值清零ENDIF;ENDIF;ENDIF;IFCQT=9THENCOUT=,;一计数不小于9,输出进位信号ELSECOUT=

9、,0,;ENDIF;CQ=CQI;一将计数值向端口输出ENDPROCESS;ENDbehav;（3）文献存盘选择FiIefSaVeAS命令，找到已建立的文献夹E:jsq,存盘文献名应与实体的名字一致，即CNTl0,其界面窗口如图2.1.3所示。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164. ALL;USE IEEE. STD_LOGIC_UNSJj ENTITY CNTlO-ISPORT (CLK, RST, EN ：一COUT : OUT STD_LOGIC END CNT10;ARCHITECTURE behav OFBEGINPROCESS(CLKz RST,

10、 E VARIABLE CQI : BEGINIF RST = 1 THEELSIF CLK,EVENTIF EN = , 1, TlIF CQI 91保存在U）:ImSq我最逅的文档0桌面ELSEEND IF；c(END IF;END IF;IF CQI = 9 THENELSE COUTEND IF;CQ = CQI;网上邻居我的文档我的电脑END PROCESS； END behav;文件名） ： CHT10三I保存类型复)：IVHDLFiIe (*. vhd;*. vhdl)保存G）取消lCreatenewprojectbasedonthisfie图2.L3文献存盘单击“否（N）”按钮

11、，则按如下措施进入创立工程流程。2.1 .2创立工程使用NeWProjectWiZard可认为工程指定工作目录、分派工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用H勺设计文献、其他源文献、顾客库和EDA工具，以及目H勺器件系列和详细器件等。(1)打开建立新工程管理窗选择FiIefNewPrejectWiZard工具选项创立设计工程命令，即弹出“工程设置”对话框如图2.L4所示，单击对话框最上第一栏右侧欧I“按钮，找到文献夹E:jsq,选种已存盘的文献CNTl0,再单击打开按钮，既出现如图2.4.1所示的设置状况。对话框中第一行表达工程所在的工作库文献夹，第二行表达此项工程的工程

12、名，第三行表达顶层文献的实体名。图2.L4运用NeWPrejectWiZard创立工程CNTlO(2)将设计文献加入工程中中下方的NeXl按钮，出现如图2.1.5所示mI对话框，在弹出的对话框中单击Filenanle栏的按钮，将与工程有关的所有VHDL文献加入此工程，加入完毕后单击NeXt按钮。此工程加入日勺措施有两种：第一种是单击AddAll按钮，将设定的工程目录中的所有VHDL文献加入到工程文献栏中；第二种措施是单击“Add”按钮，从工程目录中选出有关口勺VHDL文献。图2.L5将所有的工程VHDL文献加入此工程图(3)选择仿真器、综合器和目的器件的类型单击图2.L5中NeXt按钮，即弹出

13、如图2.L6所示的仿真器和综合器及目的器件对话框。其仿真器和综合器及目的器件设置如图2.L6所示。首先在Famil栏选芯片系列，在此选CyClOne系列,在有效器件列表中选择专用器件,分别选择封装形式为PQFP,引脚输出240,器件速度级别为8,选择此系列的详细芯片是EP1C6Q240C8,这里EP1C6表达CyClonC系列及此器件的规模。设计完毕后单击FiniSh按钮。NewProjectVizard:Fa*ilyiDeviceSettingspage3of5图2.L6仿真器和综合器类型设置图(4)工具设置.单击图2.1.6中的NeXt按钮后,弹出图2.1.7所示工具设置窗口，此窗口有3项选择.EDAdesignentry/SyntheSiS用于选择输入11HDL类型和综合工具.EDASinlUIatiOn用于选择仿真工具.EDAtiminganalysistool用于选择时序分析工具,这是除CyClone自含B所有设计工具以外的外加!勺工具，因此,假如都不做选择,表达选择CyCIOne自含的所有工具.在此例中这3项都不做选择,单击NeXt后即弹出图2.L8所示”工程设置记录”窗口.最终单击图2