数字逻辑课程设计==-网络工程1001-2.docx

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1、课程设计报告课程名称数字逻辑课程设计课题任务一_八位全加器的设计课题任务二_十进制同步计数器的设计专业一网络工程班级100l学号姓名张剑指导教师刘洞波陈华光陈多2011年12月31日课程设计任务书课程名称数字逻辑课程设计课题任务八位全加器的设计课题任务二十进制同步计数的设计专业班级网络工程学生姓名IoOl学号201003120129指导老师刘洞波陈华光陈多审批任务书下达日期：2011年12月14日任务完成日期：2011年12月31日一、设计内容与设计要求1 .设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电

2、子系统的设计中，掌握运用VHDL或者VerilogHDL设计电子系统的流程和方法，采用QUartUSII等工具独立应该完成2个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用QUartUSH进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。任务一：组合电路设计课题题目题目一4线-16线译码器电路设计；题目二16选I选择器电路设计；题目三4位输入数据的一般数值比拟器电路设计题目四10线-4线优先编码器的设计题目五8位全加器的设计任务二：时序电路设计课题题目题目一

3、RS触发器的设计；题目二JK触发器的设计；题目三D触发器的设计；题目四T触发器的设计；题目五十进制同步计数器的设计；2 .设计要求：课程设计报告标准课程设计报告应包含如下几个局部一.八位全加器的设计：D功能描述说明设计器件的功能，包括真值表(功能表)，函数表达式，逻辑电路图全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S=ABCinCo=AB+BCin+ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比方32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超

4、前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y(SO.S3控制)，然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即X=f(A,B)Y=f(A,B)不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算真值表如下Ai为被加数，Bi为加数，相邻低位来的进位数为CiT,输出本位和为Si。向相邻高位进位数为Ci输入输出AiBiCi-ISiCi0000000110010100110110010101011100111111函数表达式Si=AiBiCiTCi=AiBi+Ci-l(AiBi)逻辑电路图2）详细设计按照VHDL语

5、言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。1.新建工程管理NewProjectWizard:Directory,Name,Top-LevelEntitypage1of5NeWProjectWizard:Family&DeviceSettingspage3of5Selectthefamilyanddeviceyouwanttotargetforcompilation.DevicefamilyShowinAvailabledevicelistFamily:MAXIl二JPackage:Any二Devices:AB色Pincount:IAnyTar

6、getdeviceSpeedgrade:AnyCAutodeviceselectedbytheFitterlShowadvanceddevices(SpecificdeviceselectedinAvailabledeviceslistHardCopycompatibleonlyAvailabledevices:NameCorev.LEsUFMbl.JA3333v3v3v333vOoooooooo777777777555555555EPM570M256C5EPM570M256I5EPM570TIoaA5EPM570T100C3EPM570T100C4EPM570T100C5EPM570T100

7、I5EPM570T144A5EPM570T144C3CompaniondeviceHardCopy:I三PLimitDSP&RAMtoHardCopydeviceresourcesFiniSh取消2.输入文本语言程序1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEI：ENTITYTWOISPORT(AfB:INSTD_LOGIC-VECTOR(OTO7);CIN:INSTD_LOGIC；STD_LOGIC_VECTOR(0TO7);CO:OUTSTD-LIC);END;ARCHITECTUREX

8、IAOFTWOISTD二LoG工UVEcTOR(8DOWNTOO);BEGINAA=,0,fiA;BB=,O,B;CC=OOOOOOCC)-BEGINY=AA+BB+CC;ENDPROCESS；C(X三Y(8)；SU14rTuNodeFinderNamed:P三Filter:Pins：all1.ookin:ICustomize.I.Includesubentities1.istQStopI工OKCancelNameAssignments是AUnassigned*A0UnassignedA1UnassignedA2UnassignedA3UnassignedI*A4Unassigned二*A5U

9、nassignedA6UnassignedDM7Unassigned最BUnassignedUnassignedUnassignedB2UnassignedB3UnassignedB4UnassignedB5UnassignedBUnassignedUnassignedDCINUnassiqnedNodesFound:JJqTW0B3UnassignedITW0B4Unassigned1TW0B5UnassignedMTWoIBUnassignedUTW0B7Unassigned*ItwoicinUnassiqnedSelectedNodes:6.形成综合编译后网表H)戏，7彩oa9a&Q念 TWO vhd。CompilationReportFlowSummaryD M 疮。1-ZX过心电W)PS10.0 ns I209 立Name14. 9E14.975 nsJ00 JA 10 1-A0A I 2-lA I 3-A2A I4-A3A I 5-A4A I 6A I- 7-A6A I 8