基于VHDL语言的数字钟设计.docx
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1、信息与通信工程学院数字电路与逻辑设计班实验题目:基于VHDL语言的数字钟设计级:姓名:学号:日期:指导教师:一 .摘要数字钟是一个将时、“分、“秒显示于人的视觉器官的计时装置。它的根本功能是计时,计时周期为24小时,显示满刻度23时59分59秒:或者计时周期为12小时并配有上下午指示,显示满刻度为11时59分59秒,通过六个七段数码管显示出来。本实验主要在理论分析和具体的软硬件实现上,基于VHDL语言编写源代码,使用软件QuartusII进行处理,再配合具体电路连接,实现一个多功能的数字钟。关键词:数字钟;VHDL语言;七段数码管二 .设计任务要求设计实现一个数字钟。1.24小时制,显示刻度从
2、0:0:0到23:59:59。2.12小时制,显示刻度从0:0:0到11刻9:59。3.12/24小时制可切换,12小时制下上下午有不同显示(上午发光二极管不亮,下午发光二极管亮)。4 .可手动校对时间,能对时和分进行校正。5 .整点报时功能。6 .闹铃功能,可设置闹铃时间,当计时到预定时间时I蜂鸣器发出闹铃信号,闹铃时间为5秒,可提前终止闹铃。7 .可认为设置时间为倒计时模式8 .可切到屏保模式,六个数码管显示为“supper字样。三.设计思路和总体设计框图1.设计思路程序设计主要分为四个模块,第一局部,做分频器,分出一秒的时钟用来计数,再分出一个中频时钟用来扫描显示数码管,我选择的频率是5
3、0kHZ;第二局部,做计数器,秒随时钟沿计数进1,分钟随着秒计数60次进一,而小时,由于有12/24小时制的切换,时的计数有两个信号来进行,一个信号hourl是分60进一在0到23循环计数,另一个信号hour2是分60进一在0到11循环计数;第三局部,做扫描显示六个七段数码管,通过选通信号6矢量Cat来依次使六个数码管亮,数码管每两位对应相应的时分秒;第四局部,其他输入输出单元,比方数字钟的时间修正,闹铃等, 设计的关键是做好计数器和数码管显示,2.总体设计框图这些都是基于前三个局部,做起来难度不大。 这是本实验最核心的局部。6数码管显示时钟,带调时功能,能设置闹钟,闹钟响可人为停止,整点报时
4、,12/24小时制手动切换,可人为设置时间为倒计时,并修正了一个11:59:59(或23:59:59)跳变到00:00:00的bug(即11:59:59跳变到00:00:00时会先跳到11:0():00再跳到00:00:00的错误),缺乏是防抖动设计缺少经验。madebysupperlibraryiecc;useieee.std_logic_1l64.all;useieee.std_logic_unsigned.all;entitymemclockisport(clk:inStdOgic;mfix,hfix:instd_logic;change:instd_logic;Iastinstd_lo
5、gic;Id0:outStd_JOgic;name:instd_logic;alaim:instd_logic;cat:OUtstd_logic_vector(5downtoO);SPk:oiItStdogic;Iightroutstd_logic_vector(6downto0);endmenclock;architecturebehaveofmcmclockissignaltemp:integerrangeOto15;SignaljzintegerrangeOto5;Signalclkl,clk2:std_logic;signalDiinuteiintegerangeOto59;signa
6、lSecondrintegerrangeOto59:signalhourthourlHntegerrangeOto23;signalhour2HntegerrangeOto11;signalh,hl,m,ml,s,sl!integerrangeOto15;signalImpkintegerrangeOto499999999;signaltp2:integerrangeOto999;Signalho:integerrangeOto23;signalmin:integerrangeOto59;beginpO:process(clk)beginif(clk,eventandclk=,)thenift
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- 基于 VHDL 语言 数字 设计