基于MIPS的流水线处理器设计.docx
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1、摘要CPU是计算机系统的核心部件,在各类信息终端中得到了广泛的应用。处理器的设计及制造技术也是计算机技术的核心之一。而MIPS是世界上很流行的一种RISC处理器。MIPS的意思是“无内部互锁流水级的微处理器”(MiCrOProCeSSorwithoutinterlockedpipedstages),其机制是尽量利用软件办法避免流水线中的数据相关问题。本文围绕着指令执行过程中需经历的五个阶段,详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。这五个阶段包括:取指令阶段IF,指令译码阶段ID,指令执行阶段EXE,存储器读写阶段MEM,寄存器写回阶段WB。相关模块包括:程序存储器imem,控
2、制单元COntroIIer,寄存器堆regfile,算术逻辑单元alu,数据存储器dmem。在完成了CPU的整体逻辑设计后,通过MOdeISim仿真软件在所设计的CPU上运行了测试程序,测试输出波形表明了处理器逻辑设计的正确性。关键词:MIPS;处理器;流水线AbstractTheCentralProcessingUnit(CPU)isthekeypartofacomputer,whichhasbeenwidelyusedinvariousinformationterminals.Also,thedesignandmanufacturingtechnologyoftheprocessoriso
3、neofthecoresofthecomputertechnology.And,asaRISCprocessor,MIPSisverypopularintheworld.MIPSmeansamiCroprocessorwithoutinterlockedpipedstagesw,themechanismofitistoavoidthedata-relatedproblemsinthepipelineasmuchaspossiblebysoftware.Aroundthefivestagesoftheinstructionexecution,thearticledescribesthelogic
4、designsoftheprocessorandit,srelatedfunctionalmodulesindetail.Thefivestagesinclude:theinstructionfetchstageIF,theinstructiondecodestageID,theinstructionexecutionstageEXE,thememoryread/writestageMEM,andtheregisterwritebackstageWB.Therelatedmodulesinclude:theinstructionmemoryimem,thecontrolunitcontroll
5、er,theregisterfileregfile,thearithmeticlogicunitalu,andthedatamemorydmem.Uponthecompletionofthewholelogicdesigns,runningthetestprogramsbytheModelsim,thecorrectnessofthelogicdesignsisprovedbytheoutputwaveform.Keywords:MIPS,CPU,Pipeline摘要IAbstractII目录IV第1章MIPS体系结构概述11. 1流水线技术11.2 RISC技术21.3 MIPS简介41.4
6、 MIPS指令集51.5 本章小结10第2章MlPS处理器的实现112. 1MIPSCPU顶层结构112.2 IF级132.3 ID级142.4 EXE级162.5 MEM级172.6WB级192.7外部数据输入中断192.8本章小结20第3章流水线CPU的仿真213.1流水线CPU的指令仿真213.2本章小结41第4章总结和展望42参考文献43致谢44附录1英文文献.45附录2中文译文53附录3主要模块代码59第1章MIPS体系结构概述1.1流水线技术在任一条指令的执行过程中,各个功能部件都会随着指令执行的进程而呈现出时忙时闲的现象。要加快计算机的工作速度,就应使各个功能部件并行工作,即以各
7、自可能的高速度同时、不停地工作,使得各部件的操作在时间上重叠进行,实现流水式作业。从原理上说,计算机的流水线(pipeline)工作方式就是将一个计算任务细分成若干个子任务,每个子任务都由专门的功能部件进行处理,一个计算任务的各个子任务由流水线上各个功能部件轮流进行处理(即各子任务在流水线的各个功能阶段并发执行),最终完成工作。这样,不必等到上一个计算任务完成,就可以开始下一个计算任务的执行。流水线的硬件基本结构如图1.1所示。流水线由一系列串联的功能部件(Si)组成,各个功能部件之间设有高速缓冲寄存器(L),以暂时保存上一功能部件对子任务处理的结果,同时又能够接受新的处理任务。在一个统一的时
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