1-计算机组成原理实验指导书.docx

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1、计算机组成原理实验指导书郭航、李永华编写适用专业：计算机科学与技术、信息安全中国民航大学计算机综合实验中心二。一六年十月本实验指导书对应2012版和2016版的实验教学大纲。课程性质：本课程是我院本科生计算机专业的重要专业课程，目的是让本专业的同学全面和深入了解整体计算机系统的基本工作原理与组织实现的方式。培养目标：学生应在教师的指导下，深入钻研教材内容，通过课堂教学所学的内容掌握整体计算机工作原理，从而达到掌握设计CPU核心部件的一般方法。学生应通过综合实验环节，将理论与实践充分结合起来，在实践的基础上深刻理解理论知识的真正含义，避免死记硬背和机械式的套用，主动将所学知识转化成实际能力，达到

2、独立设计与调试硬件实验的目的，并具有综合设计训练的经历。1.TEC-4计算机组成实验系统介绍TEC-4计算机组成实验系统由清华同方教学仪器设备公司研制。它是一个典型的计算机模型实验仪器。可用于大专、本科、硕士研究生计算机组成原理课程、计算机系统结购课程的教学实验。该仪器可提供学生的动手能力，提高学生对计算机整体和各组成部分的理解，提高学生对计算机系统得综合设计能力。一、TEC-4计算机组成实验系统特点（1）计算机模型简单、实用，运算器数据通路、控制器、控制台个部分划分清晰。（2）计算机模型采用了数据总线和指令总线双总线体制，能够实现流水控制。（3）控制器有微程序控制器、硬联线控制器两种类型，每

3、种类型又有流水和顺序两种方案。（4）寄存器堆由1篇isp1.SI1016组成，运算器有1片isp1.SI1024组成，设计新颖。（5）实验台上包括了1片在系统边城芯片isp1.SI1032,学生可用它实现硬联线控制器等多种设计。（6）该系统能做运算器组成、双端口存储器、数据通路、微程序控制器、中断、CPU组成与指令执行等六个基本教学实验。（7）该系统能完成流水微程序控制器、硬联线控制器、流水硬联线控制器等三个大型课程设计实验。（8）电源部分采用模块电源，重量轻，具有抗电源对地短路能力。（9）器件外部采用自锁紧累接接线方式，可靠性和接线速度比面包板提高5倍和8倍。（10）实验仪器体现了当代CPU

4、设计的先进思想和并行技术。二、TEC-4计算机组成实验系统的组成TEC-4计算机组成实验系统由下述六部分组成：v1.控制台2数据通路3控制器4用户自选器件试验区5时序电路6电源部分。下面分别对各组成部分予以介绍。三、电源与外观电源部分由一个模块电源、一个电源插座、一个电源开关和一个红色指示灯组成。电源模块通过四个螺栓安装在实验台下面，它输出+5V电压，最大负载电流3A,内置自恢复保险功能，具有抗+5V对地短路能力，电源插座用于接交流220V市电，插座内装有保险丝。电源开关用于接通或者断开交流220V市电。当电源模块输出+5V时，点亮+5V红色指示灯。四、时序发生器时序发生器产生计算机模型所需的

5、时序。时序电路由一个IMHZ晶体振荡器、2片GA1.22V10（U6和U7）组成，位于控制存储器的右边。根据本机设计，执行-条微指令需要4个节拍脉冲T1.,T2,T3,T4,执行一条指令通常需要取指、送操作数、运算、写结果四个节拍电位W1.,W2,W3,W4,因此本机的基本时序如下：图中，MF是晶体振荡器产生的IMHZ基本时钟，T1.,T2,T3,T4是数据通路和MFJUTnnT1.1.1.1.UT1.U1.1.1.J1.Ir1.r11.T2G1.1.1.1.厂W4控制器中各寄存器的节拍脉冲信号，印制板上已将它们和有关的寄存器连接。T1.,T2,T3,T4既供微程序控制器使用，也供硬联线控制器

6、使用。W1.,W2,W3,W4只供硬联线控制器作节拍电位信号使用。五、数据通路数据通路的设计是TEC-4计算机组成原理实验系统最有特色的部分。首先它采用了数据总线和指令总线双总线形式，使得流水实验能够实现。它还使用了大规模在系统可编程器件作为运算器和寄存器堆栈，使得设计简单明了，可修改性强。数据通路为与实验系统的中部。图4是数据通路总体图，下面介绍图中各主要部件的作用。DBUSCER数据端口1.RMA1.U-BUSU)ARI(T3)fT1.DAR2(T2)1.DDR2(T3)1.DDRl(T3)MUX31.DPC(T4)IAR-BUSft1.DlARRD1,RDOrR1.,WR0WRDJ1.D

7、R4O2)1.DER(T4)DBUSSW-BUS*1.DIR(T4)C,INTQWR1,WRORD1.tRDO RSI1RSO控制器图4数据通路总体图控制台控制信号I.运算器A1.U运算器A1.U由1片isp1.SI1024(U47)组成，在选择端S2,SI,SO控制下，对数据A和B进行加、减、与、直通、乘五种运算，功能如下：表1运算器功能表选择操作S2S1.SOOOOA&BOO1B路直通O1OA+BO11A-B1OOA(低4位)XBd氐4位)进位C只在加法和减法运算时产生。加法运算中，C表示进位;减运算中，C代表借位。加、减运算在T4的上升沿送入C寄存器保存。与、乘、直通操作不影响进位C的状

8、态，即进位C保持不变。当A1.U-BUS=I时，运算结果送往数据总线DBUS。力口、减产生的进位C(借位)与控制台的C指示灯相连。2 .DRI和DR2DR1.和DR2是运算操作数寄存器，DR1.和A1.U的A数据口相连，DR2和A1.U的B数据口相连。DR1.和DR2各有2片74HC298(U23,U24,U21,U22)组成。U23是DR1.的低四位，U24时DR1.的高4位；U21是DR2的低4位，U22是DR2的高4位。当MI=O且1.DDR1.=I时，在T3的下降沿，DRI接受来自寄存器堆A端口的数据；当M1.=I且1.DDR1=1时,在T3的下降沿,DR1接受来自数据总线DBUS的数

9、据；当M2=0且1.DDR2=1时，在T3的下降沿，DR2接受来自寄存器堆B端口的数据；当M2=1.且1.DDR2=1时，在T3的下降沿，DR2接受来自数据总线DBUS的数据。3 .多端口通用寄存器堆RF多端口通用寄存器堆RF由1片isp1.S016(U32)组成，它的功能和MC1.458类似。寄存器堆中包含4个8位寄存器(RO,R1.,R2,R3),有三个控制器端口。其中两个端口控制读操作，一个端口控制写操作，三个端口可同时操作。RD1.,RDO选择从B端口读出的寄存器，RSI,RSO选择从A端口读出的寄存器；WRI,WRo选择被写入的寄存器。WRD寄存器的数据写入由WRI,WRo选中的寄存

10、器。A端口的数据直接送往操作数寄存器DR2,B端口的数据直接送往操作数寄存器DR1.o除此之外，B端口的数据还通过1片74HC244(U15)送往数据总线DBUSo当RS-BUS#=0,允许B端口的数据送到数据总线DBUS上；当RS-BUS#=1,禁止B端口的数据送到数据总线DBUSo4 .暂存寄存器ER暂存寄存器ER(U14)是1片74HC374,主要用于暂时保存运算器的运算结果。当1.DER=I时，在T4的上升沿，将数据总线DBUS的数据打入暂存寄存器ER。ER的输出送往多端口通用寄存器堆RF,作为写入数据使用。5 .开关寄存器SW-BUS开关寄存器SW-BUS(U38)是1片74HC24

11、4,用于将控制台开关SW7-SW0的数据送往数据总线DBUS。当SW-BUS#=1,禁止开关SW7-SW0的数据送到数据总线DBUS；当RS-BUS#=0,允许开关SW7-SW0的数据送到数据总线DBUSo6 .双端口存储器RAM双端口存储器由一片IDT7132(U36)及少量附加控制电路组成。IDT7132是2048字节的双端口静态随机储存器，本机实际使用256字节。IDT7132两个端口可同时进行读、写操作。在本机中，左端口的数据连接数据总线DBUS,可进行读、谢操作，右端口数据和指令系统INS连接，输出到指令寄存器IR,作为只读端口使用。存储器IDT7132有6个控制弓I脚：CE1.#,

12、1.RW,OE1.#,CER#,RRW,OER#CE1.#,1.RW,OE1.#控制左端口读、写操作；CER#,RRW,OER#控制右端口读、写操作。CE1.#为左端口选择引脚，低有效，为高时禁止左端口操作；1.RW为高时，左端口进行读操作，1.RW为低时，左端口进行写操作；OE1.#为低时，将左端口读出的数据放到数据总线DBUS上。CER#,RRW,OER#控制右端口读、写操作的方式与CE1.#,1.RW,OE1.#控制左端口读、写操作的方式类似,不过右端口读出的数据放到指令总线上而不是数据总线上。本机设计中，OER#已固定接地，RRW固定接高电平，CER#由CER反相产生。当CER=I时，

13、右端口读出数据，并放到指令总线INS上；当CER=O时，禁止右端口操作。左端口的OE1.#由1.RW经反相产生，不需要单独控制。当CE1.#=。且1.RW=I时，左端口进行读操作；当CE1.#=O且1.W=O时，在T3的上升沿开始进行写操作，将数据总线上的数据写入寄存器。7 .地址寄存器AR1.和AR2地址寄存器AR1.(U37)和AR2(U27,U28)提供双端口存储器的地址。AR1.是1片CA1.22V10,具有加1功能，提供双端口存储器左端口的地址。AR1.从数据总线DBUS接受数据oAR1.的控制信号是1.DARI和AR1.-INCo当AR1.-INC=I时，在T4的上升沿,AR1.的

14、值加1：当1.DAR1.=I时，在T4的上升沿，将数据总线DBUS的数据打入地址寄存器AR1.。AR2由2片74HC298组成，有两个数据输入端，一个来自程序计数器PC,另一个来自数据总线DBUSoAR2的控制信号是1.DAR2和M3。M3选择数据来源，当M3=1.时，选中数据总线DBUS；当M3=0时，选中程序计数器PCo1.DAR2控制何时接受地址，当1.DAR2=1时，在T2的下降沿将选中的数据源上的数据打入AR2。8 .程序计数器PC、地址加法器A1.U2、地址缓存器R4程序计数器PC、地址加法器A1.U2、地址缓存器R4联合完成三种操作：PC加载，PC+1,PC+D,R4是一个由2片

15、74HC298(U25,U26)构成的具有存储功能的两路选择器。当M4=1.时，选中数据总线DBUS；当M4=0时，从指令寄存器IR的低4位IRO-IR3接受数据。当1.DR4=1时，在T2的下降沿将选中的数据打入R4A1.U2由1片GA1.22V10(U17)构成，当PC-ADD=I时，完成PC和IR低4位的相加，即PC力口D。程序计数器PC是1片GA1.22V10(U18),SPC-INC=IW,完成PC+1；当PC-ADD=I时，与A1.U2一起完成PC+D的功能；当1.DPC=I时，接受从A1.U2和R4来的地址，实际是接受来自数据总线DBUS的地址，这些新的程序地址在T4的上升沿打入PC寄存器。9 .指令寄存器IR指令寄存器IR是一片74CH374（U20）o它的数据从双端口存储器接受数据（指令）。当1.DIR=I时，在T4的上升沿将来自双端口存储器的指令打入指令寄存器IR保存。指令的操作码部分送往控制器译码，产生各种所需的控制信号。大多数情况下，指令的操作书部分应连到寄存器堆（用户自己连线）。选择参与运算的寄存器。在某些情况下，指令的操作数部分也参与新的PC的计算。本实验系统设计了12条