常见电子类硬件笔试题整理(含答案)资料.docx

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1、硬件悠试题模拟电路1、基尔霍夫定理的内容是什么？基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，全部流出节点的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，全部支路电压的代数和恒等于零。2、描述反馈电路的概念，列举他们的应用。反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，变更输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调整作用。电压负反馈的特点：电路的输出电压趋向维持恒定

2、。电流负反馈的特点：电路的输出电流趋向于维持恒定。3、有源滤波器和无源海波涔的区分无源滤波器：这种电路主要有无源组件R、1.和C组成有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有肯定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。数字电路1、同步电路和异步电路的区分是什么？同步电路：存储电路中全部触发器的时钟输入端都接同一个时钟脉冲源，因而全部触发器的状态的变更都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连

3、，这有这些触发器的状态变更与时钟脉冲同步，而其它的触发器的状态变更不与时钟脉冲同步。2,什么是线与”逻辑，要实现它，在硬件特性上有什么详细要求？将两个门电路的输出端并联以实现与逻辑的功能成为线与。在硬件上，要用OC门来实现，同时在输出端口加个上拉电阻。由于不用OC门可能使灌电流过大，而烧坏逻辑门。3、说明SetUP和ho1.d1.imevio1.ation,西图说明，并说明解决方法。（威盛YIA2003.11.06上海笔试试题）Setup/ho1.dtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如

4、上升沿有效）T时间到达芯片，这个T就是建立时间-Se1.UPtime.如不满意setupIime,这个数据就不能被这一时钟打入触发器，只有在卜一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如hoIdIime不够,数据同样不能被打入触发器.建立时间（SeIUPTime）和保持时间（Ho1.dtime）建立时间是指在时钟边沿前，数据信号须要保持不变的时间。保持时间是指时钟跳变边沿后数据信号须要保持不变的时间。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量:和保持时间裕量。4、什么是竞争与冒险现

5、象？怎样推断？如何消退？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一样叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。5、名词:SRAMxSSRAMxSDRAMSRAM：静态RAMDKAM：动态RAMSSRM：SynchronousStaticRandomAccessMemory同步静态随机访问存储器.它的种类型的SRAM。SSRAv的全部访问都在时钟的上升/下降沿启动。地址、数据输入和其它限制信号均于时钟信号相关。这点与异步SRAM不同，异步SRAM的访问独立于时钟，

6、数据输入和输出都由地址的变更限制。SDRAM：SynchronousDRAM同步动态随机存储器6、FPGA和ASIC的概念，他们的区分。（未知）答案：FPGA是可编程ASIC。AS1.C:专用集成电路，它是面对特地用途的电路，特地为一个用户设计和制造的。依据个用户的特定要求，能以低研制成木，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它AS1.e（APPIiCatiOnSPeCifiCIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以与可实时在线检验等优点。7、什么叫做OTP片、掩膜片，两者的区分何在？OTPmeansonetimepro

7、gramf次性编程MTPmeansnu1.ti1.imeprogram,多次性编程OTP（OneTimeProgram）是MCU的种存储器类型MCU按其存储器类型可分为MASK（掩模）ROM、OTP（一次性可编程）ROM1；1.ASHROV等类型。MASKRoM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合;FA1.SHROM的MCU程序可以反身擦写，敏捷性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途：OTPRoV的MCU价格介于前两者之间，同时又拥有次性可编程实力，适合既要求肯定敬提性，又要求低成本的应用场合，尤其是功能不断翻新、须要快速量产的电子产品。8、

8、单片机上电后没有运转，首先要检查什么？首先应当确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压,例如常用的5V0接卜来就是检查复位引脚电压是否正常。分别测量按卜复位按钮和放开攵位按钮的电压值，看是否正确。然后再检杳晶振是否起振了，般用示波器来看晶振引脚的波形，留意应当运用示波器探头的“X10”档。另一个方法是测量任位状态下的IO口电平，按住且位键不放,然后测量IO口（没接外部上拉的PO口除外）的电压，看是否是高电平，假如不是高电平，则多半是因为晶振没有起振。另外还要留意的地方是，假如运用片内ROM的话（大部分状况卜如此，现在已经很少有用外部扩RoM的），肯定要将

9、EA引脚拉高，否则会出现程序乱跑的状况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的原因（当然，晶振没起振也是缘由只经过上面几点的检查，一般即可解除故障/.假如系统不稳定的话，有时是因为电源港波不好导致的。在单片机的电源引脚跟地引脚之间接上个0.1UF的电容会有所改善。假如电源没有波波电容的话，则须要再接一个更大滤波电容，例如220uP的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。数字电路I、同步电路和异步电路的区分是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可

10、分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不运用时钟脉冲做同步，其子系统是运用特殊的“起先”和“完成”信号使之同步。由于异步电路具有下列优点一无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性一因此近年来对异步电路探讨增加快速,论文发表数以倍增，而InteIPentiUm4处理器设计，也起先采纳异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写限制信号脉冲,其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其全

11、部操作都是在严格的时钟限制下完成的,这些时序电路共享同一个时钟C1.K,而全部的状态变更都是在时钟的上升沿（或下降沿）完成的。3、什么是线与逻辑，要实现它，在硬件特性上有什么详细要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极或者集电极开路），由广不用。C门可能使灌电流过大，而烧坏逻辑门，同时在输出端1.J应加一个上拉电阻。（线或则是下拉电阻）4、什么是SCtUP和HOIdUP时间？（汉王笔试）5、SetUP和ho1.dup时间，区分.（南山之桥）6、说明SetUPtimo和ho1.dtime的定义和在时钟信号延迟时的变更。（未知）7、说明setu

12、p和ho1.dtimevio1.ation,画图说明，并说明解决方法。（威盛VIA2003.11.06上海笔试试题）Setup/ho1.dtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间.输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-SetUPtime.如不满意SeIUPtime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器,保持时间是指触发器的时钟信号上升沿到来以后，数据稔定不变的时间。假如ho1.dIime不够，数据同样不能被打入触发器。建立时间（SetUP

13、Time）和保持时间（Ho1.dtime）。建立时间是指在时钟边沿前,数据信号须要保持不变的时间。保持时间是指时钟跳变边沿后数据信号须要保持不变的时间。假如不满意建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现me1.astabi1.i1.y的状况。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消退。（仕为微电子）9、什么是竞争与冒险现象？怎样推断？如何消退？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一样叫竞争

14、。产生毛刺叫冒险.假如布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TT1.与COMS电平可以干脆互连吗？（汉王笔试）常用逻辑电平：12V,5V,3.3V；TT1.和CMOS不行以干脆互连,由于TT1.是在0.3T.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TT1.是可以干脆可连。TT1.接到CMOS须要在输出端口加一上拉电阻接到5V或者12V。emos的凹凸电平分别为:Vih=0.7VDD,ViK=O.3VDD;Voh=0.9VDD,VoK=O.IVD为:Vih=2.Ov,ViK=O.

15、为;VOh=2.4v,为1.=0.4v.用emos可干脆驱动tt1：加上拉后，tt1.可驱动emos.IK如何解决亚稔态。（匕利浦一大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预料该单元的输出电平，也无法预料何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿佰号通道上的各个触发器级联式传播下去。解决方法:1降低系统时钟2用反应更快的FF3引入同步机制，防止亚稳态传播1改善时钟质量，用边沿变更快速的时钟信号关说是涔件运用比较好的工艺和时钟周期的裕量要大.12、I

16、C设计中同步第位与异步第位的区分。（南山之桥）同步复位在时钟沿朱熨位信号，完成复位动作。异步复位不管时钟，只要复位信号满意条件，就完成第位动作。异步豆位对复位信号要求比较高，不能有毛刺，假如其与时钟关系不确定，也可能出现亚稔态。13.MOORE与MEE1.EY状态机的特征。（南山之桥）Moore状态机的输出仪与当前状态俵有关，且只在时钟边沿到来时才会有状态变更.Mea1.y状态机的输出不仅与当前状态值有关，而且与当前输入值有关，这14、多时域设计中，如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时须要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对